Lower-power logic synthesis of combinational CMOS circuits.pdf Прогресс в области микроэлектронных технологий обусловливает постоянное повышение степени интеграции и тактовой частоты, что позволяет, в свою очередь, создавать на одном кристалле все более быстродействующие и функционально сложные устройства. Однако наряду с огромными возможностями, которые открывают для электронных изделий эти успехи, они обусловливают также и серьезные проблемы, связанные с рассеянием мощности. Высокая степень интеграции привела к появлению устройств более чувствительных к рассеиванию мощности, к обострению проблемы надежности по сравнению с аналогичными устройствами меньшей степени интеграции. Эти проблемы не могут быть проигнорированы, так как проектируются все более сложные изделия для различных сфер применения, которые будут работать длительное время без подзарядки батареи питания и иметь наряду с этим низкую стоимость. Проектирование с учетом энергопотребления до сих пор остается по большому счету искусством, что связано, в частности, и с отсутствием эффективных средств оценки эффекта используемых в процессе проектирования эвристик на энергопотребление схемы, реализуемой в дальнейшем на кристалле СБИС. Решением проблемы энергопотребления при проектировании СБИС занимаются многие специалисты и фирмы, например Cadence Design Systems (лидер в области автоматизации проектирования), Apache Design, Atrenta, Magma Design Automation, Synopsys, Mentor Graphics и др. Снижение энергопотребления данной схемы может обеспечиваться на разных уровнях ее проектирования. При этом чем более ранним является этап, тем важнее получать на нем более качественные решения. В частности, на логическом уровне (за счет построения удачной логической структуры) можно достичь сокращения рассеивания мощности на 10-20% без ущерба для быстродействия и сложности схемы [2]. САПР микроэлектронных схем должны иметь средства, позволяющие оценивать и минимизировать энергопотребление схем уже в процессе их логического проектирования, чтобы избежать дорогостоящей процедуры их перепроектирования на стадии схемотехнического проектирования. В настоящей работе рассматривается проблема снижения рассеивания мощности (энергопотребления) при логическом синтезе многоуровневых схем из библиотечных элементов, выполненных на основе технологии статических КМОП схем, которая в настоящее время является доминирующей технологией в области цифровых СБИС. Компоненты СБИС, выполненные по этой технологии, потребляют подавляющую часть необходимой для их функционирования энергии во время их переключения, соответственно, энергопотребление существенно зависит от переключательной активности узлов схемы, которая определяется, в свою очередь, динамикой функционирования и структурой схемы. Рассматриваемый подход к синтезу позволяет минимизировать площадь и среднее значение мощности, рассеиваемой микросхемой, реализуемой на кристалле КМОП СБИС. Предлагаются оценки среднего значения рассеиваемой мощности многоуровневых комбинационных КМОП схем на всех этапах логического синтеза, когда 1) основные схемотехнические решения, такие как частота синхронизации и напряжение питания, фиксированы; 2) предполагается синхронная реализация схем; 3) для оценки энергопотребления в процессе синтеза схем используется статический метод, основанный на вероятностных характеристиках входных сигналов. Предполагается, что возможные входные воздействия на схему существенно определяются ее применением и могут быть спрогнозированы проектировщиком на вероятностном уровне, при этом, помимо функционального описания проектируемой схемы, задаются вероятностные оценки активности изменения сигналов на ее входах. 1. Оценка вариантов оптимизации схемы по прогнозируемому рассеиванию мощности В общем случае мощность рассеивания энергии логической схемой является сложной функцией, зависящей от задержек распространения сигналов через схему, частоты синхронизации, технологических параметров изготовления, топологии микросхемы, а в случае КМОП технологии мощность рассеивания существенно зависит от последовательности прилагаемых к схеме входных воздействий. В типичных КМОП цепях от 60 до 80% всей рассеиваемой мощности приходится на ее динамическую составляющую [4], порождаемую нестационарным поведением узлов схемы. Согласно упрощенной модели энергия рассеивается КМОП микросхемой всякий раз, когда изменяется сигнал на ее выходе. Отсюда следует, что более активные в переключательном плане КМОП схемы рассеивают больший объем энергии. Таким образом, рассеивание мощности существенно зависит от переключательной активности элементов схемы, а она, в свою очередь, определяется последовательностью подаваемых входных воздействий на КМОП схему, т.е. динамикой функционирования. На логическом уровне, когда схемы еще нет и часто неизвестен даже технологический базис, в котором она будет реализована, рассеивание мощности может быть снижено путем такого преобразования схемы, которое обеспечивает уменьшение ее переключательной активности без изменения функциональности [2, 5]. Для оценки предпочтительности вариантов оптимизации схемы на логическом уровне может быть использовано количественное изменение переключательной активности результирующей схемы при выборе этих вариантов. Такой подход к оценке рассеивания мощности дает возможность сравнивать варианты реализации схемы в процессе ее проектирования, что позволяет уже на логическом уровне проектировать схемы, потенциально имеющие низкое рассеивание мощности. В основе методов оценки переключательной активности лежит подход, основанный на вероятностных характеристиках входных сигналов и функционально-структурных свойствах исследуемой схемы [6]. Подход предполагает задание вероятностей переключения сигналов на входных полюсах схемы, которые отражают частоту смены значений сигналов и используются для вычисления вероятностей переключения сигналов на выходах узлов схемы. В литературе предлагается множество вероятностных методов оценки энергопотребления логических схем [1-3, 5-7]. Для оценки вариантов оптимизации схемы достаточным представляется использование простых, быстро вычисляемых оценок изменения переключательной активности, в основе которых лежат следующие предположения: 1) изменения на входах схемы распространяются через все ее элементы мгновенно, а значит, все переходы в схеме происходят одновременно; 2) для каждого входного полюса узла имеет место временная независимость, предполагающая, что значение сигнала в любом такте синхронизации не зависит от его значений в предшествующих тактах; 3) входные полюсы узла пространственно независимы, что означает отсутствие корреляции значений сигналов на них (что может быть вызвано, например, наличием разветвлений на выходах элементов или обратных связей). Различают вероятность появления сигнала 1 (или 0) на некотором полюсе схемы и вероятность смены значения сигнала на этом полюсе. Вероятность появления сигнала 1 на i-м полюсе схемы называется сигнальной вероятностью pi и определяется средней долей тактов, на которых сигнал на i-м полюсе имеет единичное значение. Вторая вероятность p(илиpi^1) есть вероятность смены значения сигнала с 1 на 0 (или с 0 на 1) и определяется средней долей тактов, на которых сигнал на i-м полюсе меняет свое значение по сравнению со значением в предшествующем такте. При сделанных предположениях вероятность p/^0 (p^1) равна произведению вероятности появления на нем сигнала 1 (0) в одном такте на вероятность того, что в следующем такте на нем появится 0 (1). Соответственно, переключательная активность полюса zi схемы равна E(zi) = p/^0 + p,0^1 или (в предположении, что 0

Скачать электронную версию публикации