О возможностях замены произвольных тестовых пар, обнаруживающих робастно тестируемые неисправности задержек пути, на тестовые пары, соседние по входной переменной пути | Вестник Томского государственного университета. Управление, вычислительная техника и информатика. 2025. № 72. DOI: 10.17223/19988605/72/13

О возможностях замены произвольных тестовых пар, обнаруживающих робастно тестируемые неисправности задержек пути, на тестовые пары, соседние по входной переменной пути

Обнаружение робастно тестируемых неисправностей задержек путей является важным этапом тестирования интегральных схем высокой производительности. Ранее было показано, что использование тестовых пар булевых векторов, соседних по входной переменной пути, позволяет существенно сокращать потребление мощности при тестировании таких неисправностей. Тестовые пары строятся на основе использования булевой разности пути. В данной работе выясняются возможности замены произвольных тестовых пар, обнаруживающих робастно тестируемые неисправности задержек пути, тестовыми парами, состоящими из булевых векторов, соседних по входной переменной пути. Такая замена ориентирована на снижение потребляемой мощности при тестировании по сравнению с последовательностями, построенными из тестовых пар, состоящих из векторов с произвольным расстоянием по Хеммингу. Вклад авторов: все авторы сделали эквивалентный вклад в подготовку публикации. Авторы заявляют об отсутствии конфликта интересов.

Скачать электронную версию публикации

Ключевые слова

комбинационные схемы, эквивалентная нормальная форма (ЭНФ), робастно тестируемые неисправности задержек пути, булева разность пути

Авторы

ФИО	Организация	Дополнительно	E-mail
Матросова Анжела Юрьевна	Национальный исследовательский Томский государственный университет	профессор, доктор технических наук, профессор кафедры компьютерной безопасности Института прикладной математики и компьютерных наук	mau11@yandex.ru
Тычинский Вячеслав Зиновьевич	Национальный исследовательский Томский государственный университет	аспирант, ассистент кафедры компьютерной безопасности Института прикладной математики и компьютерных наук	tvz.041@yandex.ru

Всего: 2

Ссылки

Липский В.Б., Матросова А.Ю. Свойства пар тестовых наборов, обнаруживающих неисправности задержек путей в логи ческих схемах VLSI высокой производительности // Автоматика и телемеханика. 2015. № 4. С. 135-148.

Bushnell M.L. Essentials of Electronic Testing for Digital, Memory, And Mixed-Signal VLSI Circuits. Hingham, MA : Kluwer Academic Publishers, 2000. 432 p.

Lindgren P., Kerttu M., Thornton M., Drechsler R. Low power optimization technique for BDD mapped circuits // Proc. of the ASP- DAC. 2001. P. 615-621.

Shelar R.S., Sapatnekar S.S. An efficient algorithm for low power pass transistor logic synthesis // Proc. of the ASP-DAC. 2002. P. 87-92.

Gekas G., Nikolos D., Kalligeros E., Kavousianos X. Power aware test-data compression for scan-based testing // 2005 12th IEEE International Conference on Electronics, Circuits and Systems, Gammarth, Tunisia. 2005. P. 1-4.

Tudu J.T., Larsson E., Singh V., Agrawal V.D. On Minimization of Peak Power for Scan Circuit during Test // Test Symposium 2009 14th IEEE European. 2009. P. 25-30.

Kotasek Z., Skarvada J., Strnadel J. Reduction of Power Dissipation Through Parallel Optimization of Test Vector and Scan Register Sequences // IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems. 2010. P. 364-369. doi: 10.1109/DDECS.2010.5491750.

Sinduja V., Raghav S., Anita J.P. Efficient don't-care filling method to achieve reduction in test power // 2015 International Conference on Advances in Computing, Communications and Informatics (ICACCI). 2015. P. 478-482.

Hu Y., Fu X., Fan X., Fujiwara H. Localized Random Access Scan: Towards Low Area and Routing Overhead // Proc. of the 2008 Asia and South Pacific Design Automation Conference. IEEE Computer Society Press, 2008. P. 565-570.

Adiga R., Arpit G., Singh V., Satuja K.K., Fujivara H., Singh A.D. On Minimization of Test Application Time for RAS // Proc. 23 International Conference on VLSI design. IEEE, 2010. P. 393-398,.

Matrosova A.Yu., Andreeva V.V., Nikolaeva E.A. Finding Test Pairs for PDFs in Logic Circuits Based on Using Operations on ROBDDs // Russian Physics Journal. 2018. V. 61 (5). P. 994-999.

Matrosova A.Yu , Andreeva V.V., Tychinskiy V.Z., Goshin G.G. Applying ROBDDs for delay testing of logical circuits // Russian Physics Journal. 2019. V. 62 (5). P. 86-94.

Матросова А.Ю., Тычинский В.З. Андреева В.В. Булева разность и обнаружение неисправностей задержек пути // Вестник Томского государственного университета. Управление, вычислительная техника и информатика. 2024. № 66, С. 108-119. doi: 10.17223/19988605/66/11.