Построение тестов для неисправностей задержек робастно тестируемых путей для комбинационных схем, построенныхпокрытием BDD-графов
При тестировании неисправностей задержек путей особенно важно обнаружение робастно тестируемых путей. К сожалению, не все пути в произвольных схемах являются робастно тестируемыми. Установлено, что неисправность задержки каждого пути схемы, полученной покрытием системы ROBDD-графов программируемыми логическими блоками ссохранением системы ОДНФ (ортогональных дизъюнктивных нормальных форм), представляемой графами, проявляется как робастная. Предложен алгоритм построения парытестовых наборов, обнаруживающей робастно тестируемую неисправность задержки пути.Найденная пара может быть использована для тестирования обоих перепадов значенийсигналов пути при перестановке элементов пары. Тест, обнаруживающий робастно тестируемые неисправности задержек всех одиночных путей, обнаруживает все кратные неисправности задержек путей схемы и одиночные константные неисправности на полюсах логических элементов схемы.
Keywords
path delay fault (PDF),
robust PDF,
binary decision diagram (BDD),
design for testability,
FPGA,
неисправность задержки пути,
робастно тестируемый путь,
бинарные решающие диаграммы,
контролепригодное проектирование,
ПЛИСAuthors
| Matrosova Anzhela Yu. | National Research Tomsk State University | |
| Nikolaeva Ekaterina A. | National Research Tomsk State University | |
| Ostanin Sergey A. | National Research Tomsk State University | |
| Singh Virendra | Indian Institute of Technology Bombay | |
| | | mau11@yandex.ru |
| | | nikolaeve-ea@yandex.ru |
| | | ostanin@mail.tsu.ru |
| | | virendra@computer.org |
Всего: 8
References
Ashar P., Devadas S., Keutzer K. Gate-delay-fault testability properties of multiplexor-based networks / P. Ashar, S. Devadas, K. Keutzer // Proc. Int. Test Conf. 1991. P. 887-896.
Bushnell M. L., Agrawal V. D. Essentials of electronictesting for digital, memory and mixedsignal // VLSI Circuits. Hingham, MA, USA: Kluwer Academic Publishers, 2000. 432 p.
Lin C.J., Reddy S.M. On Delay fault testing in logic circuits // IEEE Trans. on Computer- Aided Design. V. 6. No. 5. P. 694-701.
Ashar P., Devadas S., Keutzer K. Testability properties of multilevel logicnetworks derived from binary decision diagrams // Proc. Adv. Res. VLSI. Univ. California, Santa Cruz. 1991. P. 33-54.
Ashar P., Devadas S., Keutzer K. Path-delay-fault testability properties of multiplexor-based networks // Integration, VLSI J. 1993. V. 15. No. 1. P. 1-23.
Becker B. Testing with decision diagrams // Integration, VLSI J. 1998. V. 26. P. 5-20.
Drechsler R., Shi J., Fey G. Synthesis of fully testable circuits from BDDs // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2004. V. 23. No. 3. P. 1-4.
Matrosova A., Lukovnikova E., Ostanin S., Zinchyk A., Nikolaeva E. Test generation for single and multiple stuck-at faults of a combinational circuit designed by covering shared ROBDD with CLBs // Proc. of the 22nd IEEE Intern. Symp. 2007. P. 206-214.
Matrosova A., Nikolaeva E. PDFs testing of cmbinational circuits based on covery ROBDDs // Proc. of EW&DT Symposium. 2010. P. 160-163.
Bryant R.E. Graph-based algorithms for Boolean function manipulation // IEEE Trans. Comput. 1986. V. C-35. P. 677-691.
Minato S., Ishiura N., Yajima S. Shared binary decision diagram with attributed edges for efficient Boolean function manipulation // Proc. 27th IEEE/ACM DAC. 1990. P. 52-57.
Armstrong D.B. On finding a nearly minimal set on fault detection tests for combinational logic nets // IEEE Trans. Electronic Computers. 1966. EC-15. P. 66-73.
Matrosova A. Random simulation of logical circuits // Automation and Remote Control. 1995. No. 1. P. 156−164.
Matrosova A., Lipsky V., Melnikov A., Singh V. Path delay faults and ENF // Proc. of EW&DT Symposium. 2010. P. 164-167.
Yang S. Logic synthesis and optimization benchmarks user guide // Tech. Rep., Microelectron. Center of North Carolina. 1991. 44 p.
